鉴频鉴相器（Phase Frequency Detector，简称PFD）是一种数字鉴相电路，属于鉴相器的子类。该器件通过检测输入信号的跳变沿实现相位和频率的双重比较，由于仅对输入信号的跳变沿进行比较，对输入信号的占空比无固定要求，主要应用于

　　与复位逻辑，典型类型分为普通边沿触发式、TSPC动态D触发器式及电压型/电流型两种型式，TSPC结构因三个门延迟特性具备高速工作优势

　　鉴频鉴相器(PFD)电路的常见结构包括如图《电路结构》所示的普通边沿触发式PFD和真单相时钟(True Single Phase Clocking，TSPC)动态D触发器式PFD。

　　TSPC触发器结构的鉴频鉴相器仅有三个门的延迟，工作速度快，应用广泛。最近又出现了通过边沿检测电路扩展PFD的鉴相范围的方法，可以避免输入相位差过大时，PFD发生周期滑移(Cycle Slip)，从而减小锁相环捕获和锁定时间。

　　4、在环路锁定时，鉴频鉴相器的输出(Up和Down)都是逻辑低电平，消除了

　　会使data或dclock信号出现电压起伏，由于这种鉴频鉴相器的噪声抑制能力较差，较大的电压起伏会影响鉴频鉴相器的输出。

　　鉴频鉴相器( PFD)/鉴相器产生一个与两个输入信号相位差成比例的输出信号，其中一个输入信号是同定的，有很稳定的频率，一般由

　　产生。另一个输入信号是可变的，稳定性较差，是由振荡器的输出信号分频后得到的。鉴频鉴相器/鉴相器在环路中的作用是矫正两个输入信号的差值，并通过微量地改变VCO的控制电压来实现频率锁定。

　　(2)异或门结构鉴相器，基本的时序电路结构，依靠输入信号过零点信息工作。

　　(4)能提供频率相关信号的结构：它是一个鉴频鉴相器，区别于上述三种的是只能鉴相。这些模块的功能是当PLL输出信号未锁定时将环路锁定。